Ultraschneller FPGA-basierter AD-Wandler

Analog-Digital-Wandler (ADCs) sind aus der heutigen Welt nicht mehr wegzudenken. Es gibt sie in zahlreichen Imple­mentie­rungen und Spezifi­kationen, um den unter­schied­lichen Anwen­dungs­anforde­rungen gerecht zu werden. Um eine aufwendige analoge Signal­ver­arbeitung zu vermeiden, geht der Trend zudem immer mehr dahin, den Digitali­sierungs­prozess möglichst früh in der Signal­ver­arbeitungs­kette anzusiedeln. Daher werden ADCs zunehmend direkt in digitale Plattformen wie Field Programmable Gate Arrays (FPGAs) und Mikro­prozes­soren integriert. Solche ADCs sind jedoch oft für einen bestimmten Anwen­dungs­bereich optimiert und bieten nur eine begrenzte Flexibilität.

Ein FPGA ist ein hochflexibler, rekonfigu­rier­barer integrierter Schalt­kreis (IC), der aus einer grossen Anzahl program­mier­barer Logik­blöcke und Verbin­dungs­struk­turen besteht. Im Gegensatz zu fest verdrahteten ICs kann ein FPGA nach der Herstellung vom Anwender programmiert werden. Durch diese Reprogram­mier­barkeit können FPGAs in einem breiten Spektrum von Anwendungen eingesetzt werden, von der Video­daten­verarbeitung über die Beschleu­nigung von Krypto­graphie­algorithmen bis hin zu schnellen Kommuni­kations­systemen und KI-Anwen­dungen. FPGAs enthalten zudem häufig noch verschiedene spezialisierte Hardware­elemente wie Digitale Signal­ver­arbei­tungs­blöcke (DSP), Anbindungen an Hoch­geschwin­digkeits­speicher und Schnittstellen mit hohen Datenraten. All diese Eigenschaften machen FPGAs besonders attraktiv für Aufgaben, die viel Rechenleistung und hohe Geschwin­dig­keiten erfordern.

Während herkömmliche FPGA-basierte ADCs immer auf externe Komponenten angewiesen sind, geht der am Institut für Mikroelektronik, Embedded Systems und Sensorik (IMES) der Ostschweizer Fachhochschule (OST) entwickelte FPGA-basierte ADC einen neuen Weg: Er kommt erstmals vollständig ohne zusätzliche externe Komponenten aus und nutzt ausschliesslich die im FPGA vorhandenen Ressourcen. Durch diesen Ansatz ist es möglich, einen flexibel an die Aufgabe angepassten ADC in ein bestehendes FPGA zu integrieren.

Funktionsprinzip

Der entwickelte ADC basiert auf dem Prinzip eines Rampen-ADC. In Bild 1 wird das Funktionsprinzip aufgezeigt. Bei einem solchen ADC wird aus einem Takt (blau) eine ansteigende und abfallende Spannungsrampe (gelb) erzeugt. Diese Spannungsrampe wird mit Hilfe eines Komparators (grün) ständig mit dem zu messenden analogen Eingangssignal (violett) verglichen. Der Komparator ändert dabei seinen Ausgangszustand, sobald die Rampe die Analogspannung über- respektive unterschreitet. Ein nach­geschal­teter Zeitmessblock, genannt Zeit-Digital-Wandler (TDC), misst anschliessend die Zeit (schwarz) vom Beginn der Rampe bis zum Umschalten des Komparators. Mit der Kenntnis über die Form der Rampe sowie der ermittelten Zeit­infor­mation kann anschliessend eine digitale Repräsen­tation (rot) des analogen Signals erstellt werden.

Neuartige Architektur

Rampen-ADCs eignen sich besonders gut für die Imple­men­tierung in einem FPGA, da sie keine hoch­präzisen Analog­kompo­nenten benötigen und alle nötigen Elemente in einem FPGA implementiert werden können. Eine Übersicht über die Architektur ist in Bild 2 dargestellt. Darüber hinaus wird in den folgenden Abschnitten näher auf die Imple­men­tierung der wichtigsten Funktionsblöcke eingegangen.

Spannungsrampe: Moderne FPGAs erlauben es, die Impedanz eines Ausgangs-Buffers zu verändern. Durch die Wahl einer hohen Impedanz und unter Ausnutzung der parasitären Kapazität eines FPGA-Pins und des zugehörigen Pads ist es möglich, einen in einem FPGA generierten Takt so zu verlangsamen, dass eine Rampe entsteht.

Komparator: Low Voltage Differential Signaling (LVDS) ist eine Schnittstelle, die für Hochgeschwin­dig­keits-Daten­über­tragungen verwendet wird und auch in FPGAs integriert ist. Mit Hilfe eines LVDS-Komparators wird ein differentielles LVDS-Signal in ein digitales Signal umgewandelt. Dieser LVDS-Komparator kann im entwickelten ADC verwendet werden, um die erzeugte Spannungs­rampe mit der analogen Eingangs­spannung zu vergleichen.

Zeit-Digital-Wandler: FPGAs bieten auch Strukturen, welche die Integration sogenannter Tapped-Delay-Line TDCs ermöglichen. Dabei wird eine Kette mit möglichst gleichen Verzö­gerungs­elementen aufgebaut. Dazu kann die in FPGAs vorhandene Carrychain genutzt werden. Dies ist eine Schaltung, die speziell für schnelle Additionen entwickelt wurde. Nach jedem Verzö­gerungs­element wird ein Abgriff platziert und auf Speicher­elemente, sogenannte Flip-Flops (FF), geführt.

In regelmässigen Abständen wird der Zustand der Verzöge­rungs­kette in ihnen gespeichert. Durch die Kenntnis über die Verzögerung eines Verzö­gerungs­elements kann anschlies­send bestimmt werden, wann eine Veränderung im Signal auftritt. Mit dieser TDC-Architektur ist es möglich, eine Zeit­auflösung von einigen Picosekunden zu erreichen.

Kalibrierung und Korrekturen

Um eine hohe Mess­genauigkeit sicher­zustellen, sind verschie­dene Kalib­rie­rungs- und Kor­rektur­verfahren notwendig:

Verzögerung eines Verzöge­rungs­elements: Die mittlere Verzögerung in der Verzögerungs­kette hängt von der Temperatur sowie von Prozess­parametern ab, die bei der Herstellung von FPGAs schwanken. In Messungen, durchgeführt am OpenLab@OST, wurden Unterschiede von bis zu 20% bei FPGAs des gleichen Typs gemessen. Die Kalibration kann aber gut mit im FPGA erzeugten Signalen durchgeführt werden und muss bei Temperaturänderungen wiederholt werden.

Alignierung der Spannungs­rampe: Da die Signallaufzeiten innerhalb des FPGAs variieren können, muss der Abtast­takt­zeitpunkt des TDC an die generierte Rampe angepasst werden. Dadurch wird sichergestellt, dass der Zeitpunkt des Umschaltens des Komparators genau bestimmt werden kann. Die Alignierung erfolgt durch die Verwendung von einstellbaren Verzögerungselementen, die direkt im FPGA-Pad vorhanden sind. Diese Kalibrierung muss einmalig für eine Implementation durchgeführt werden.

Korrektur nichtlinearer Effekte: Aufgrund der kleinen Strukturgrössen moderner FPGAs weisen die Verzö­gerungs­elemente der Verzögerungs­kette keine homogenen Verzögerungen auf. Mit der Hilfe einer sogenannten Bin-by-Bin-Korrektur wird die Nichtlinearität des TDCs ausgeglichen. Dadurch wird eine konstante Auflösung über den gesamten Messbereich gewährleistet. Auch diese Kalibration kann mit Hilfe von im FPGA generierten Signalen durchgeführt werden, muss jedoch nur einmalig beim Aufstarten durchgeführt werden.

Charakteristik der Spannungsrampe: Die im FPGA generierte Rampe ist nichtlinear und entspricht einer Lade- und Entlade-Kurve eines Kondensators. Um diese Charakteristik zu bestimmen, wird eine bekannte, langsame Rampe an den analogen Eingang des ADCs angelegt. Mit den so gewonnenen Messwerten kann anschliessend die Charakteristik der Rampe berechnet und mit einer einfachen Look-up-Tabelle korrigiert werden. Messungen haben zudem gezeigt, dass es ausreichend sein sollte, diese Messung einmalig im Rahmen eines Produktionstests durchzuführen.

Resultate

Der ADC wurde auf einem UltraScale+ FPGA von AMD-Xilinx implementiert und am OpenLab@OST ausgemessen. Er kann mit einer Abtastrate von 600 MSample/s oder 1,2 GSample/s betrieben werden. Mit dem 600 MSample/s ADC wird eine effektive Anzahl an Bits (ENOB) von 7 bit erreicht, während die 1,2 GSample/s Version des ADC eine ENOB von 5,3 bit erreicht. Der Spannungs­bereich reicht von 0,15 V bis 1,45 V. Leider kann nicht der gesamte Spannungsbereich des FPGAs genutzt werden, da der LVDS-Kompa­rator zwei Totbereiche hat, in denen er nicht funktioniert.

Die differentielle Nichtlinearität (DNL) liegt im Bereich von -0,9 bis 0,9 Bit für den 600 MSample/s-ADC und -1 bis 1,6 Bit für die 1,2 GSample/s-Version. Die integrale Nicht­linearität (INL) beträgt -1,1 bis 0,9 Bit für die langsamere Imple­men­tierung und -1,1 bis 1,2 Bit für die schnellere Variante.

In Bild 3 wird die Messung eines 30-MHz-Sinus dargestellt, wobei die blaue Kurve die Messung mit einem 600 MSample/s-ADC und die orange Kurve die Messung mit einer Abtastrate von 1,2 GSample/s zeigt. Bei beiden Messungen ist der 30-MHz-Sinus deutlich rekonstruierbar. Erwähnenswert ist auch die Latenz des ADCs. Diese beträgt gerade einmal 43 ns, was bedeutet, dass nach dieser Zeit bereits der Messwert am Ausgang des ADCs verfügbar ist.

Vielseitige Anwendungen

Die Architektur dieses ADCs ist ausser­gewöhnlich flexibel, da er nur aus FPGA-internen Kom­po­nenten aufgebaut ist. Dadurch werden keine externen Kom­po­nenten benötigt, was sowohl die Integration als auch die Anpass­barkeit erheblich vereinfacht. Durch seine vollständige Kon­figurier­barkeit kann der ADC an eine Vielzahl von Anwen­dungen angepasst werden, indem lediglich die interne FPGA-Logik modifiziert wird.

Ein heraus­ragendes Merkmal dieses Designs ist die Möglichkeit, nahezu jeden digitalen Ein-/Ausgang (I/O) eines FPGAs in einen eigenständigen ADC-Kanal umzuwandeln. Aufgrund der hohen Anzahl verfügbarer I/O-Ports in modernen FPGA-Systemen kann so ein hoch­dichtes und leistungs­fähiges ADC-Array direkt auf einem einzigen FPGA realisiert werden. Dies ermöglicht ein Höchstmass an Paral­leli­sierung und Skalier­barkeit, ohne dass zusätzlicher Platz benötigt wird oder externe Schal­tungen zum Einsatz kommen müssen. Darüber hinaus ermöglicht die voll­ständige Integration in ein FPGA eine einfache Nach­rüstung in bereits bestehenden Systemen. Da keine zusätzlichen Bauteile benötigt werden, lässt sich der ADC direkt im FPGA verwenden, ohne dass Ände­rungen an der Hardware wie zum Beispiel an der Leiterplatte (PCB) vorgenommen werden müssen. Dadurch bleibt das bestehende Design unverändert, während die Funktionalität erweitert wird.

Literatur

Research article

Link

IMES Institut für Mikroelektronik, Embedded Systems und Sensorik